Chương 3: CẤP LOGIC SỐ
3.1 CÁC CHIP VI XỬ LÝ VÀ BUS
3.1.1 Các chip vi xử lý
Thường chứa trong 1 chip đơn
Có 1 tập các chân (pin): input & output
Các chân trên chip được chia làm 3 loại chính:
Địa chỉ
Dữ liệu
Điều khiển
2 thông số để đánh giá khả năng của CPU là: số bit địa chỉ và số bit dữ liệu
Chân điều khiển
Được nhóm thành các loại chính sau:
Điều khiển bus (bus control)
Xử lý ngắt
Phân xử bus
Báo hiệu với đồng xử lý
Trạng thái
Các tín hiệu khác
Ngõ vào ra logic của một CPU điển hình
3.1.2 Bus máy tính
Là một nhóm các đường dẫn chung của nhiều thiết bị
Các chuẩn bus nổi tiếng như: Camas bus (vật lý hạt nhân), EISA bus (80386), PC AT bus, Mass bus (PDP-11, VAX), Versabus (Motorola), VME bus (680x0),...

Sự phát triển của bus qua các thế hệ chip
Hệ thống máy tính có nhiều bus
On-chip bus: bus trên chip
Bus controller: Bộ điều khiển bus
Memory bus: bus bộ nhớ
I/O bus: bus xuất / nhập
Hoạt động của bus
Các thiết bị nối vào bus chia làm 2 loại:
Thiết bị chủ (master): là thiết bị tích cực có thể khởi động việc truyền trên bus
Thiết bị phụ thuộc (slave): là thiết bị thụ động, chờ các yêu cầu
Các bộ giao tiếp bus
Bus driver (bộ kích bus): là mạch khuếch đại tín hiệu số
Bus receiver (bộ thu bus): điều khiển thu nhận dữ liệu
Bus transceiver (bộ thu phát bus): điều khiển hoạt động thu phát dữ liệu
Các bộ giao tiếp bus thường có ngõ ra ba trạng thái (tri-state output) cho phép thả nổi không kết nối khi không cần đến
Có 2 loại bus: bus đồng bộ và bus không đồng bộ
Bus đồng bộ
Có đường tín hiệu xung clock riêng
Các tín hiệu trên bus được đồng bộ với xung clock này
Chu kỳ bus là một số nguyên của chu kỳ clock
Chu kỳ clock quyết định tốc độ truyền của bus
Giản đồ thời gian đọc dữ liệu trên bus đồng bộ
Clock tần số 4MHz, chu kỳ 250ns
Bảng đặc tính thời gian
3.1.4 Bus không đồng bộ
Không có xung clock chủ
chu kỳ bus có thể có chiều dài bất kỳ theo yêu cầu
Ưu điểm:
Tối ưu được chu kỳ bus
Thuận tiện trong việc nâng cấp phần cứng
Thích ứng với các thiết bị có tốc độ khác nhau
Khuyết điểm:
Cần có giao thức bắt tay
Bộ điều khiển phức tạp
Hoạt động của một bus không đồng bộ
Các tín hiệu phối hợp với nhau theo cách bắt tay hoàn toàn
MSYN được xác lập
SSYN được xác lập để đáp ứng theo MSYN
MSYN không xác lập để đáp ứng theo SSYN
SSYN không xác lập để đáp ứng theo sự không xác lập của MSYN
3.1.5 Phân xử bus
Là cơ chế xác định thiết bị chủ khi có sự tranh chấp
Không chỉ có CPU mà các thiết bị IO cũng có thể trở thành thiết bị chủ khi đọc và ghi bộ nhớ
Có 2 cơ chế:
Cơ chế tập trung: có thiết bị phân xử bus trung tâm, quyết định thiết bị nào sẽ là thiết bị chủ
Cơ chế không tập trung: không có thiết bị phân xử bus trung tâm, các thiết bị kiểm tra các đường tín hiệu đề giành quyền làm thiết bị chủ
Bộ phân xử bus tập trung 1 mức ưu tiên
Khi có yêu cầu bus, bộ phân xử bus phát tín hiệu cho phép
Thiết bị gần bộ phân xử bus nhất sẽ kiểm tra có phải đã đưa ra 1 yêu cầu bus hay không
Nếu đúng, thiết bị này tiếp quản bus và không truyền tín hiệu cấp bus tới các thiết bị khác
Nếu không yêu cầu bus, tín hiệu cấp bus được truyền tới thiết bị kế
Bộ phân xử bus tập trung 2 mức ưu tiên
Mỗi mức ưu tiên có 1 đường yêu cầu bus và 1 đường cấp bus
Nếu có nhiều mức ưu tiên được yêu cầu đồng thời, bộ phân xử bus chỉ phát tín hiệu cấp bus trên mức ưu tiên cao nhất
Thiết bị 1 có mức ưu tiên cao nhất vì nằm gần nhất trong dãy các thiết bị có mức ưu tiên level 1
Bộ phân xử bus tập trung với tín hiệu ACK
Khi một thiết bị nhận bus và chiếm giữ bus, nó phát tín hiệu ACK. Ngay sau đó đường yêu cầu bus và cấp bus sẽ đổi thành không xác lập để các thiết bị khác có thể yêu cầu bus trong lúc thiết bị đầu tiên đang sử dụng
Sơ đồ này đòi hỏi thêm 1 đường bus và nhiều mạch logic hơn
Chip PDP-11, Motoral và một số chip khác sử dụng hệ thống này
Bộ phân xử bus không tập trung của VAX SBI
Không cần bộ phân xử bus trung tâm
Có 16 đường yêu cầu bus có ưu tiên, mỗi đường cho 1 thiết bị
Khi một thiết bị muốn dùng bus thiết bị này xác lập đường yêu cầu
Tất cả các thiết bị đều kiểm tra đường yêu cầu bus
Nếu thiết bị đó xác định rằng đang là thiết bị ưu tiên cao nhất thì chuyển thành thiết bị chủ
Bộ phân xử bus không tập trung của Multibus
Khi không có thiết bị nào yêu cầu bus, đường phân xử bus đã xác lập được truyền tới tất cả thiết bị
Để chiếm bus, thiết bị cần thực hiện các thao tác sau:
Kiểm tra xem bus có rảnh hay không bằng tín hiệu Busy
Nếu tín hiệu IN không xác lập, thiết bị không thể trở thành thiết bị chủ
Nếu tín hiệu IN xác lập, thiết bị có thể thành thiết bị chủ
Ngõ OUT sẽ chuyển thành không xác lập để yêu cầu tất cả các thiết bị khác không xác lập ngõ IN và OUT
Khi kết thúc sự tranh chấp, chỉ có một thiết bị có ngõ vào IN xác lập và ngõ ra OUT không xác lập
Thiết bị này trở thành thiết bị chủ, xác lập đường BUSY và OUT, bắt đầu truyền dữ liệu

3.1.6 Xử lý ngắt
Khi CPU yêu cầu thiết bị IO thực hiện một công việc, CPU thường chờ đợi một ngắt khi công việc được thực hiện
Bộ điều khiển ngắt trong các máy IBM PC thường là 8259A
Khi một thiết bị muốn tạo ngắt, thiết bị này xác lập đường tín hiệu IRx tương ứng
Sơ đồ chức năng của chip 8259A
3.2 Thí dụ về các chip vi xử lý
Các chip vi xử lý của Intel:
8088: dùng trong IBM PC
80286: dùng trong IBM PC AT và PS/2
80386, 80486 và Pentium
Các chip vi xử lý của Motorola:
6800: có cấu trúc 32 bit, bus dữ liệu 16 bit
68020: bus dữ liệu 32 bit
68030: trang bị thêm bộ cache dữ liệu và đơn vị quản lý bộ nhớ
Vi xử lý 8088
Đường dữ liệu 16 bit
Bus hệ thống 8 bit
20 đường địa chỉ
Có thể họat động ở 2 chế độ:
Minimum mode: dùng trong hệ thống nhỏ với vài thiết bị ngoại vi
Maximum mode: cho phép hoạt động với các bộ đồng xử lý, mở rộng các chức năng tín hiệu điều khiển bus
Các ngõ điều khiển bus
S0, S1, S2: xác định loại chu kỳ của bus mà 8088 muốn sử dụng
RD: cho biết CPU đang ở chu kỳ đọc bộ nhớ
LOCK: báo cho các thiết bị chủ khác không được sử dụng bus, thường dùng chủ yếu trong hệ thống đa xử lý
READY: dùng để báo cho CPU biết dữ liệu trên bus đã sẵn sàng. Tín hiệu này cho phép 8088 giao tiếp với các bộ nhớ nhanh hay chậm khác nhau
Tín hiệu ngắt và phân xử bus của 8088
Tín hiệu ngắt
INTR (maskable interrupt): tín hiệu ngắt có mặt nạ, phần mềm có thể tạm thời vô hiệu hóa ngắt này, thường được sử dụng bởi các thiết bị IO
NMI (non-maskable interrupt): tín hiệu ngắt không che được, phần mềm không thể vô hiệu hóa, được dùng để chỉ ra các lỗi kiểm tra
Tín hiệu phân xử bus:
RQ/GT (request/grant): tín hiệu yêu cầu bus và cấp bus. Khi có 1 tín hiệu yêu cầu bus, 8088 sẽ cấp bus cho thiết bị chủ, trừ khi tín hiệu LOCK đã được xác lập
Sơ đồ khối chức năng của 8088
Vi xử lý 80286
là bộ vi xử lý kế thừa 8088 và có 3 lợi điểm chính vượt trội hơn
hoạt động cả chế độ thực và chế độ bảo vệ
có bus dữ liệu 16 bit
Xung clock nội có tần số cao hơn
Hệ thống dùng 80286 có tốc độ nhanh hơn từ 5 đến 10 lần hệ thống dùng 8088
Các ngõ IO của 80286
Vỏ 68 chân hình vuông, mỗi cạnh 17 chân
HOLD và HLDA (hold acknowledge): tín hiệu phân xử bus. Khi một thiết bị chủ muốn sử dụng bus, tín hiệu HOLD được xác lập. Sau khi nhận được yêu cầu, 80286 thả nổi bus và xác lập đường HDLA
3.3 Các thí dụ về bus
3.3.1 ISA bus _ IBM PC/AT bus
Hỗ trợ truyền dữ liệu 16bit
Là dạng mở rộng của PC bus
Thiết kế trên khe cắm chia làm 2 đoạn
Đoạn 1: 62 đường IO
Các ngõ địa chỉ, dữ liệu và tín hiệu điều khiển cơ bản tương thích PC bus, truyền dữ liệu 8 bit
Đoạn 2: 36 đường IO
Các ngõ dữ liệu mở rộng, và tín hiệu điều khiển, cho phép truyền dữ liệu 16 bit


PC/AT bus
Các ngõ trên đoạn 1 ISA bus
Các ngõ trên đoạn 2 ISA bus
3.4 Giao tiếp
Chip PIO (parallel input/output)
Chip tiêu biểu của Intel là 8255A
Có 24 đường IO giao tiếp tương thích TTL
Có 2 đường địa chỉ A1, A0
00: chọn port A
01: chọn port B
10: chọn port C
11: chọn thanh ghi điều khiển




Các mode hoạt động của 8255A
Mode 0: Simple IO
Port A, B, C có thể được chọn như in hoặc out
Mode 1: IO with handshake
Port A, B được sử dụng như IO
Port C là tín hiệu bắt tay
Mode 2: Bi-direction with handshake
Port A là ngõ 2 chiều với port C là tín hiệu bắt tay
Port B được sử dụng như mode 0 hoặc mode 1

Câu hỏi ôn tập chương 3
Trình bày chức năng của bus máy tính
Mô tả hoạt động của bus đồng bộ, bus không đồng bộ
So sánh ưu và khuyết điểm của bus đồng bộ và không đồng bộ
Trong giản đồ xung của bus đồng bộ giả sử chu kỳ clock là 400ns. Hỏi mất thời gian bao lâu để bộ nhớ có dữ liệu sau khi ngõ MREQ được xác lập
Trong giản đồ xung của bus đồng bộ, CPU có thể đặt MREQ xác lập trước khi địa chỉ ổn định được không? Giải thích tại sao?
Trong giản đồ xung của bus không đồng bộ, vì sao ngõ MSYN chuyển thành không xác lập trước khi SSYN chuyển thành không xác lập
Nhiều CPU có chu kỳ bus đặc biệt dành cho Interrupt Acknowledge. Tại sao?


Câu hỏi ôn tập chương 3 (tt)
Trình bày cơ chế phân xử bus tập trung và không tập trung
Vẽ hình minh hoạ một cấu trúc phân xử bus tập trung 3 mức ưu tiên.
Trong bộ phân xử bus không tập trung của Multibus, có thể không sử dụng đường BUSY được không vì khi một thiết bị muốn yêu cầu bus, nó chỉ cần kiểm tra đường Arbitration line.
Trình bày cấu trúc chip vi xử lý 8088: đặc điểm cơ bản, các ngõ in/out
So sánh đặc điểm cấu trúc của chip 8088 và 80286
Mô tả cấu trúc bus ISA.
Làm cách nào bus ISA có thể vừa truyền dữ liệu 8 bit vừa có thể truyền dữ liệu 16 bit
Mô tả tính năng và các mode hoạt động của chip PIO 8255A