Giao tiếp PCI
1
GIAO TIẾP PCI
PCI (Peripheral Component Interconnect bus)
được phát triển bởi Intel, 1992
đáp ứng được yêu cầu về chuẩn bus tốc độ cao
được chọn làm chuẩn giao tiếp của hầu hết card thiết bị ngoại vi
Giao tiếp PCI
2
4 ưu điểm chính của PCI
Speed:
có thể truyền tốc độ 133MBytes với 32bit hoặc 266 MBytes/s với 64 bit
Configurability:
hệ thống bus độc lập với processor
cho phép định cấu hình tự động dễ dàng cho người sử dụng
Multiple Master:
bất kỳ thiết bị nào cũng có thể là chủ bus
hỗ trợ cơ chế DMA
Reliability:
có tính Hot plug và Hot swap: khả năng thay đổi module mà không làm ảnh hưởng tới hoạt động của hệ điều hành
Giao tiếp PCI
3
Đặc tính cơ bản của PCI
là cầu nối giữa bộ vi xử lý và bus mở rộng
Khả năng giao tiếp tối đa 256 thiết bị
là bus 32 bit với tốc độ 133MBytes/s
có khả năng mở rộng 64 bit với tốc độ 266MBytes/s
làm việc với hệ thống đa xử lý
hỗ trợ nguồn 5V và 3.3V
truyền dữ liệu liên tục với chiều dài bất kỳ
tần số làm việc trong khoảng 0 đến 33MHz
tín hiệu địa chỉ và dữ liệu được dồn kênh
hỗ trợ ISA, EISA, MCA
định cấu hình qua phần mềm và thanh ghi
Đặc tính độc lập với bộ vi xử lý
Giao tiếp PCI
4
Khe cắm PCI
Giao tiếp PCI
5
Các ngõ tín hiệu PCI
Giao tiếp PCI
6
Các ngõ tín hiệu PCI
Giao tiếp PCI
7
Phân xử bus PCI
Khi có nhiều thiết bị cùng yêu cầu làm chủ bus, việc phân xử bus dựa vào bộ Arbiter
REQ: tín hiệu yêu cầu làm chủ bus
GNT: tín hiệu cấp bus
Giản đồ thời gian việc phân xử bus của 2 thiết bị master
Chu kỳ 1: bộ arbiter phát hiện REQA tích cực, và phản hồi tín hiệu GNTA để cấp bus
Chu kỳ 2: Thiết bị A đặt FRAME tích cực để bắt đầu truyền. Trong khi đó REQB tích cực, bộ arbiter phản hồi tín hiệu GNTB.
Chu kỳ 3: thiết bị B nhận GNTB nhưng không thể làm gì vì việc truyền dữ liệu dang thực hiện
Chu kỳ 6: thiết bị B phát hiện bus ở trạng thái nghỉ bởi vì FRAME và IRDY không tích cực. Nó đặt tín hiệu FRAME tích cực
Chu kỳ 7: bộ arbiter phát hiện REQB không tích cực và đáp ứng GNTB không tích cực
Giao tiếp PCI
9
Các lệnh của bus PCI
Chu kỳ đọc PCI
Các bước thực hiện:
Chu kỳ 1: bus ở trạng thái nghỉ
Chu kỳ 2: tín hiệu FRAME tích cực, master xuất địa chỉ và lệnh ở AD và C/BE
Chu kỳ 3: master xác lập IRDY để báo sẵn sàng nhận dữ liệu từ target
Target xác lập DEVSEL để xác nhận cấp nhận việc giải mã thiết bị được chọn
Chu kỳ 4: target đặt dữ liệu vào AD bus, TRDY xác lập để báo dữ liệu sẵn sàng
Chu kỳ 5:target không xác lập TRDY để báo dữ liệu kế chưa sẵn sàng
Chu kỳ 6: target đặt dữ liệu kế lên AD bus đồng thời xác lập TRDY
Chu kỳ 7: master không xác lập IRDY để báo chưa sẵn sàng nhận dữ liệu kế
Chu kỳ 8: master xác lập IRDY và không xác lập FRAME đề báo đây là dữ liệu cuối được truyền
Giao tiếp PCI
11
Chu kỳ ghi PCI
Các bước thực hiện tương tự việc đọc dữ liệu
IRDY xác lập trước để báo dữ liệu ghi đã sẵn sàng
TRDY xác lập để báo target có thể nhận dữ liệu kế
Giao tiếp PCI
12
Chip giao tiếp PCI
The PCI 9050
high performance PCI bus target (slave)
bus speed of 8 MHz,
5 Mbytes/second to PCI’s 33 MHz, 132 Mbytes/second data transfer capability
Giao tiếp PCI
13
Chip giao tiếp PCI
Giao tiếp PCI
14
Câu hỏi ôn tập
Các đặc điểm của bus PCI
4 giao điểm chính của PCI?
Để điều khiển chế độ IO write, thiết bị master cần xuất tín hiệu ra sao?
Giải thích về cơ chế phân xử bus của PCI
Hãy thiết kế bộ giao tiếp PCI sử dụng chip 9050